深圳pcb抄板DSP的双CPU之间数据通信的应用实现

    所以我们添加一个CPU，负责数据采集、模/数转换、过程控制以及人机接口等任务，使DSP专注于系统控制算法的实现，充分利用它的高速数据处理能力。从性能价格比的角度出发，这个CPU采用8位的51系列单片机。这时，两个CPU之间的数据共享就成了一个重要的问题。

    采用双口RAM（简称DRAM）是解决CPU之间的数据共享的有效办法。与串行通信相比，采用双口RAM不仅数据传输速度高，而且抗干扰性能好。在笔者实验室研制的电力有源滤波器中，选用了TI公司的第三代DSP芯片TMS320C32和51系列单片机89C52作为控制系统的CPU。两个CPU之间通过双口RAM CY7C133完成数据交换。但在实际使用过程中遇到了89C52 与双口RAM总线宽度不匹配的问题，需要进行接口电路的设计。

    2 双口RAM CY7C133的内部结构和功能

    CY7C133是CYPRESS公司研制的高速2K×16CMOS双端口静态RAM，具有两套相互独立、完全对称的地址总线、数据总线和控制总线，采用68脚 PLCC封装形式，最大访问时间可以为25/35/55 ns。pcb抄板采用主从模式可以方便地将数据总线扩展成32位或更宽。各引脚的功能如表1所示，内部功能框图如图1所示。

    CY7C133允许两个CPU同时读取任何存储单元（包括同时读同一地址单元），但不允许同时写或一读一写同一地址单元，否则就会发生错误。双口RAM中引入了仲裁逻辑（忙逻辑）电路来解决这个问题：当左右两端口同时写入或一读一写同一地址单元时，先稳定的地址端口通过仲裁逻辑电路优先读写，同时内部电路使另一个端口的信号有效，并在内部禁止对方访问，直到本端口操作结束。BUSY信号可以作为中断源指明本次操作非法。在主从模式中，主芯片的信号接上拉电阻作为输出，从芯片的信号作为写禁止输入。

    3 DSP、单片机与双口RAM之间的接口电路

    89C52的地址总线宽度为16位，数据总线为8位；TMS320C32的数据总线宽度为32位，地址总线宽度为24位。而CY7C133的数据总线宽度为16位，地址总线宽度为11位，所以TMS320C32与双口RAM的接口并无特别之处，但是89C52与双口RAM之间的接口电路中就需要对89C52进行总线扩展了。

    具体做法是利用锁存器74HC373的锁存功能，通过对其使能信号的控制，进行分时读写，实现数据总线的扩展，即利用锁存器作为虚拟总线。具体的读写过程、读写信号及锁存器使能信号的产生将在下面详细说明。DSP、单片机与双口RAM之间的接口电路如图2所示。

    TMS320C32分配给双口RAM的地址空间为0x800000h～0x8007FFh。通过三八译码器74HC138对A20～A23和STRB进行译码，给出双口RAM的片选信号CER。89C52分配给双口RAM的地址空间为0x1000h～0x1FFFh。通过二四译码器74HC139对A13～A15进行译码产生双口RAM的片选信号CEL。

    双口RAM每边都有两个读/写控制信号，分别控制高位字节和低位字节的读/写，电路板克隆在使用时可以根据需要分别对数据的高位和低位进行写入操作。在图2所示接口电路中，两边的两个读/写控制信号分别被连接在一起，也就是说此时双口RAM的读写都是同时读写16位数据。

    图2中双口RAM CY7C133的读写信号以及锁存器74HC373的使能信号的产生如图3所示。

    其中，WR是89C52的写控制信号，RD是89C52的读控制信号，A0是89C52的地址最低位，A15是地址最高位，R/W是TMS320C32的读写控制信号，BUSYL接89C52的P1口的一个引脚（具体可根据系统实际情形自行选择，图中未画出），BUSYR接TMS320C32的READY信号。

    下面讨论一下89C52对双口RAM的读写过程。当89C52对双口RAM进行读数据时，由图3可知此时A0应为低电平，不妨假设地址为0x1000h，则存储在双口RAM中该地址处的16位数据同时被读出，由于高8位数据线与89C52的8位数据线直接相连，所以高8位数据被立即读入89C52中。