深圳pcb抄板PCI总线的数字化雷达视频采集方案

    方案的设计主要考虑雷达视频带宽，即距离分辨率。在采部分影响带宽的数据瓶颈在于三方面：AD采样量化、FIFO读写速度和PCI的DMA速度。硬 件方案中采用TLC5540,最高采样率可以达到40MHz,采样深度为8bits;FIFO采用IDT72V36100,最高读写速度可以达到 133MHz;计算机PCI总线的数据带宽可达到532Mbps,在实际中，由于受硬件环境，如主机板和CPU的影响，采用133Mbps的PCI卡。

    在 PC机部分数据瓶颈主要在于磁盘数据访问速度，普通磁盘的数据访问速度为40Mbps。若数字化雷达视频带宽达到30Mbps、量化深度为8bits,则 数据采样率为30MHz,距离分辨率为300,000,000/2/30,000,000=5m,这样的分辨率能够满足一般的导航和警戒雷达。若量化深度 降低，则距离分辨率将进一步提高。由以上分析可见所采用方案能够满足视频的带宽要求。

    图1 数字化视频信号的流程

    由底层到应用程序，雷达数据主要经过三个数据传输过程。（1）由数据采至设备驱动，pcb抄板在数据采中采用了双FIFO技术，通过DMA单个 FIFO一次传输一帧雷达数据，即一个主脉冲正程的雷达回波信号。这里双FIFO的作用在于信号的实时传送，采对FIFO1写入时，驱动程序通过 DMA将FIFO2的数据传入BLK2中，此为数据通道CH2,CH1为FIFO1与BLK2之间的通道。

    在系统中，CH1和CH2分时复用一个DMA通 道。（2）驱动程序和显示应用模块的数据交互，采用了乒乓存储区的技术，如图1所示。当DMA占用BLK1时，显示应用程序将BLK2中的雷达视频数据读 入，进行数据合并、抗异步干扰处理，并实时显示。（3）驱动模块与数据存储模块的数据交互，这个交互过程和上面相似，不过，对于BLK1、BLK2的访问 都要和显示应用程序分时进行。在时序上，各个数据通道的详细分时关系如图2所示。

    图2 数字化雷达视频信号在存储器中的时序

    如图2所示，在第N+1个主脉冲回波内，数据采将AD变换之后实时数字雷达信号写入FIFO2中（数据排队），通过DMA将FIFO2的数据传入BLK1（CH1），同时将BLK2的数据传入显示应用模块（CH4）和数据存储模块（CH6）。

    由于在CH1～CH6中传送的数字化雷达视频数据都有特定的时序，且都是实时数据，故通道中的数据帧格式相对简单，帧头没有同步头和差错控制。帧格式如图3所示。

    图3 数字化视频信息的帧格式

    在帧头高字位给出13位方位码，同时预留出高3位，用以传输方位码的特征信息，电路板克隆如正北信号、扇区信号和图元信号，这些信号在硬件（数据采） 中容易实现，能节省软件的处理时间。在目前的系统中，这些特征信息还用不到，在具体到雷达数据的分析时，这些信息能起到很重要的作用。帧头的低字位给出距 离信息，包括低4位的量程信息和高12位的距离采样深度。

    2.2 数据采的实现

    雷达数据采在本系统中起到基石的作用，它将由雷达接收机送下来的模拟视频信号采样量化，经过量程归并后，相对于主脉冲对齐，然后加入帧头信息，通过DMA传输给驱动程序。数据采的功能结构如图4所示。

    图4 数据采结构图

    数据采共有七个主要模块：PCI总线控制模块采用通用芯片PCI9080桥接本地总线和PCI总线；本地总线控制模块CM负责卡内控制信号 和状态信号的交互；SYN为外部方位码和主脉冲的同步模块，它根据主脉冲产生AD的采样时钟和量程归并时钟；AD采用TLC5540对雷达视频信号进行采 样量化；MERGE模块为量程归并模块；PACK模块将由SYN和MERGE模块送来的方位码和视频数据打包成帧，并排队送入FIFO;FIFO模块将帧 结构的雷达数据通过DMA传给驱动程序。在硬件的实现上采用了可编程器件CPLD。