高速PCB设计串扰分析

　　串扰是指当信号在传输线上传播时，相邻信号之间由于电磁场的相互耦合而产生的不期望的噪声电压信号，即能量由一条线耦合到另一条线上。随着电子产品功能的日益复杂和性能的提高，印刷电路板的密度和其相关器件的频率都不断攀升，保持并提高系统的速度与性能成为设计者面前的一个重要课题。信号频率变高，边沿变陡，PCB尺寸变小，布线密度加大等都使得串扰在高速PCB设计中的影响显著增加。串扰问题是客观存在的，但超过一定的界限可能引起电路的误触发，导致系统无法正常工作。设计者必须了解串扰产生的原理，并且在设计中应用恰当的方法，使串扰产生的负面影响最小化。
　　高速PCB设计中的串绕既可以是由互电感产生的磁场耦合引起的，也可以是由互电容产生的电场耦合引起的。图1是两种耦合传输线串扰的模型，其中近端串扰是指在被干扰线上靠近干扰线驱动器的串扰，远端串扰是指被干扰线上靠近干扰线接收端的串扰。
　　感性耦合是由于干扰源上的电流变化产生的磁场在被干扰对象上引起感应电压从而导致的干扰。图1中线路ab上传输信号的磁场在线路cd上感应出电压，可以把干扰线看作变压器的一次侧，把被干扰线看作变压器的二次侧，被干扰线产生的电流在近端负载电阻和远端负载电阻中流动。由互感耦合引起的各点波形如图2(a)所示，图2中Tp为传输线的延迟时间，Tr为驱动信号的上升时间。由图2(a)可知远端耦合产生一个负脉冲，其脉冲宽度为Tr，近端耦合存2TP时间展开，其幅度不变，但它们耦合串扰的总面积相等。串扰耦合总面积大小与LM(dIs/dt)、耦合长度成正比。
　　容性耦合是由于干扰源上的电压变化在被干扰对象上引起感应电流从而导致的干扰。由互容耦合引起的各点波形如图2(b)所示，与互感耦合不同的地方是远端耦合为正脉冲。其耦合串扰面积大小与CM[(dv/dt)、耦合长度成正比。
　　感性与容性共同耦合的串扰，实质是两种耦合串扰叠加的结果。由图2可知，电感耦合和电容耦合串扰都试图在近端d加强它们的效果(它们在d点的极性相同)，而在远端c试图抵消彼此的效果(它们在c点的极性相反)。近端串扰脉冲的幅度大小是常数，而脉冲宽度由耦合区域表示的传播时间Tp的2倍。远端脉冲的宽度大约为干扰线上脉冲的上升时间Tr，幅度大小随着耦合长度的增大而加大。正常条件下，在一个完整平面上，感性和容性的串扰电压大小基本相等，在PCB线路中带状线电路具有很好的感性和容性耦合平衡性，其远端串扰小；对于微带线路，与串扰相关的电场大部分穿过空气，而不是其他的绝缘材料，因此容性串扰比感性串小，导致其远端耦合是一个负数。如果串扰是主要面对的问题，那么就把所有的敏感走线都布置成带状线。
　　串扰对系统的影响一般都是负面的，在高密度复杂PCB设计中不可能完全避免串扰。为减少串扰，最基本的就是让干扰源网络与被干扰网络之间的耦合越小越好。我们在系统设计中就应该在考虑不影响系统其它性能的情况下，选择适当的方法来力求串扰的最小化。结合上面的分析，解决串扰问题主要从以下几个方面考虑：
　　在布线条件允许的条件下，尽可能拉大传输线间的距离；或者尽可能地减少相邻传输线间的平行长度(累积平行长度)，最好是在不同层间走线；
　　在确保信号时序的情况下，尽可能选择转换速度低的器件，使电场与磁场的变化速率变慢，从而降低串扰；
　　相邻两层的信号层(无平面层隔离)走线方向应该垂直，尽量避免平行走线以减少层间的串扰；
　　在设计层叠时，在满足特征阻抗的条件下，应使布线层与参考平面(电源或地平面)间的介质层尽可能薄，因而加大了传输线与参考平面间的耦合度，减少相邻传输线的耦合；
　　由于表层只有一个参考平面，表层布线的电场耦合比中间层的要强，因而对串扰较敏感的信号线尽量布在内层;
　　通过端接，使传输线的远端和近端终端阻抗与传输线匹配，可大大减小串扰的幅度。
　　串扰在高速PCB线路设计中是一个不可忽视的问题，正越来越受到关注。基于数字系统设计已经进入了一个新的阶段，许多过去处于次要地位的高速设计问题，现在已经对于系统性能具有关键的影响。包括串扰在内的信号完整性问题带来了设计观念、设计流程及设计方法的变革。面对新的挑战，对于串扰噪声而言，最关键的就是找出那些对系统正常运行真正有影响的网络，而不是盲目的对所有网络进行串扰噪声的抑制，这也是和有限的布线资源相矛盾的。